시제품 화면이 지지직거릴 때: 25년 차 HW 엔지니어가 말하는 PCB 노이즈 잡는 법
시제품 보드를 켜자마자 아이패드 화면이 지지직거리며 흔들린 적이 있습니다. 원인은 딱 하나, MIPI 라인 옆을 지나가던 전원 트레이스였습니다. 25년 넘게 회로를 설계하면서 느낀 건, PCB 노이즈는 결국 '거리'와 '경로'의 문제라는 겁니다.
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| [PCB 노이즈 잡는 핵심 기법] |
MIPI, USB, DP 인터페이스가 노이즈에 약한 이유
MIPI, USB, DP(DisplayPort) 같은 고속 시리얼 인터페이스는 신호 하나가 초당 수십억 번 스위칭됩니다. 이때 중요한 개념이 특성임피던스인데, 이는 신호가 라인을 타고 흐를 때 느끼는 저항 같은 값으로, 이 값이 라인 구간마다 어긋나면 신호 일부가 반사되어 되돌아옵니다.
이 반사가 쌓이는 물리적 특성과 고속 설계 표준에 대해서는 IPC 전자부품공업협회 공식 문서나 업계 기술 자료를 참고하시면 깊이 있는 이해가 가능합니다.
이 반사가 쌓이면 눈에는 멀쩡해 보이는 회로도 데이터 오류를 뱉어냅니다.
제가 직접 설계하며 측정해 보면, 라인 길이·굵기·GND와의 이격거리·라인 간 간격을 스택업 계산대로 맞춰도 실제 양산 보드에서는 커넥터 전환부나 비아 구간에서 임피던스가 튀는 경우가 많았습니다. 고속 디지털 설계에서는 데이터 신뢰성을 확보하기 위해 차동쌍(Diff Pair)을 기본적으로 사용합니다. 차동쌍은 반대 극성 신호를 동시에 보내 수신단에서 공통 모드(Common-mode) 노이즈를 상쇄하는 구조입니다.
시뮬레이션상으로는 문제없던 구간이 실측에서 크로스토크(인접 라인 간 신호 간섭)로 튀는 경우가 있는데, 결국 라인 간격을 이론값보다 20% 더 벌려서야 해결된 적도 있습니다.
특성임피던스를 맞추는 라인 설계 규칙
특성임피던스를 맞추는 핵심은 결국 라인 폭, GND와의 거리, 유전체 두께 세 가지의 비율입니다. 종단 기법(임피던스 정합을 위해 라인 끝단에 저항을 다는 방식)을 직렬로 쓸지 병렬로 쓸지도 회로 요구사항에 따라 갈립니다.
아래는 실무에서 필수적으로 체크해야 하는 차동임피던스의 주요 요소별 영향도입니다.
| 설계 요소 | 임피던스에 미치는 영향 | 실무 체크포인트 |
|---|---|---|
| 라인 폭 | 넓을수록 임피던스 감소 | 스택업 계산기 필수 확인 |
| GND 이격거리 | 가까울수록 임피던스 감소 | 그라운드 컷아웃 유무 점검 |
| 라인 간 간격 | 좁을수록 크로스토크 증가 | 3W 룰(간격을 라인폭 3배 이상) 적용 |
임피던스가 어긋나면 신호 반사, 누화, 데이터 손상으로 이어지기 때문에 USB, DDR, 이더넷 같은 고속 인터페이스에서는 정확한 임피던스 제어가 필수적입니다.
디커플링 커패시터로 전원 노이즈 잡기
신호 라인을 아무리 잘 설계해도 전원이 불안정하면 소용없습니다. 여기서 핵심은 PDN(Power Delivery Network, 전력분배망)입니다. PDN은 전원원에서 IC까지 도달하는 전체 경로의 임피던스 특성을 의미하는데, PDN 임피던스가 높으면 IC가 순간적으로 대량의 전류를 요구할 때 전압 떨어짐(Voltage Sag) 현상이 발생합니다.
따라서 IC 전원 핀 바로 옆에 0.1µF 급 디커플링 커패시터를 최우선 배치하고, 저주파용 대용량 커패시터를 병렬 연결하여 전 주파수 대역을 커버하는 것이 정석입니다.
- 첫째: 커패시터는 IC 전원 핀에서 최대한 짧고 굵은 트레이스로 연결합니다.
- 둘째: 비아(Via)는 가급적 2개 이상 병렬 배치하여 전원/GND 평면과의 기생 인덕턴스를 최솟값으로 낮춥니다.
- 셋째: 용량이 다른 커패시터(예: 0.1µF + 10µF)를 조합해 광대역 노이즈를 차단합니다.
그라운드 플레인과 리턴 패스 설계 원칙
신호는 단방향으로 흐르지 않습니다. 반드시 돌아오는 전류, 즉 리턴 패스(Return Path)가 존재하며, 이는 신호 바로 아래 위치한 GND 평면을 따라 최소 인덕턴스 경로로 되돌아옵니다. 만약 이 귀환 경로 상에 슬롯이나 컷아웃(분리면)이 존재하면 리턴 전류가 먼 거리를 우회하게 되며, 이때 형성되는 루프 면적에 비례해 방사 노이즈(EMI)가 폭발적으로 늘어납니다.
실무에서는 GND 평면 자체를 까는 것 이상으로 층 변경 비아(Layer Change Via) 지점에서 리턴 경로가 절단되는 현상이 자주 나타납니다. 신호 라인이 층을 바꿀 때 신호 비아 바로 옆에 GND 스티칭 비아(Stitching Via)를 박아주어야 리턴 전류의 우회를 막을 수 있습니다.
오실로스코프와 VNA를 활용한 실측 노이즈 진단
완벽히 라우팅했더라도 실제 제작된 PCB는 외부 환경 및 실사용 조건에 따라 노이즈가 발생할 수 있습니다. 먼저 오실로스코프로 파형의 시간축 타임 도메인과 지터(Jitter)를 관찰하고, 이어 VNA(Network Analyzer)를 통해 주파수 대역별 임피던스 불연속 지점 및 반사손실(S11)을 정밀 분석합니다. 계측 장비를 활용한 정밀 측정 방법론에 대해 더 알아보려면 Keysight Technologies 고주파 측정 가이드나 Rohde & Schwarz 기술 문서를 참고하시는 것이 좋습니다.
타임 도메인 파형상으로는 양호해 보여도, VNA 스윕을 돌려보면 특정 주파수 대역에서 반사손실이 급격히 악화되는 구간이 발견됩니다. 그 원인은 대부분 커넥터 패드 풋프린트나 쓰이지 않고 남아있는 비아 스터브(Via Stub)이며, 이 경우 백드릴링(Back-drilling) 기법으로 미사용 도체를 제거해 주면 반사와 누화가 획기적으로 개선됩니다.
SI 시뮬레이션 툴을 이용한 사전 위험 예측
과거에는 실물 아트웍 아트판을 제작한 후 오실로스코프로 디버깅하는 방식이 일반적이었으나, 최근에는 라우팅 단계에서 SI(Signal Integrity) 시뮬레이션 툴을 적용해 임피던스 불일치 및 크로스토크 위험 구간을 사전 탐지하고 수정합니다.
최근 AI 알고리즘이 탑재된 EDA 툴들은 감지된 취약 지점의 라인 자동 재배치(Re-routing) 가이드까지 제시할 정도로 발전했습니다. 다만, 시뮬레이션은 이상적인 조건의 예측값이므로 PCB 제조 공차나 부품 편차가 반영되는 실측 검증 작업은 반드시 수반되어야 합니다.
PCB 노이즈 관련 자주 묻는 질문 (FAQ)
Q1. 특성임피던스는 보통 몇 옴(Ω)으로 맞추나요?
싱글 엔디드(Single-ended) 라인은 50Ω, 차동쌍(Differential Pair)은 90~100Ω이 일반적이나 인터페이스 규격(USB, MIPI, HDMI 등) 스펙을 준수해야 합니다.
Q2. 디커플링 커패시터는 몇 개나 달아야 하나요?
IC 전원 핀 1개당 0.1µF 1개 배치를 기본으로 하며, 대용량 커패시터를 병렬 조합하여 고주파와 저주파 노이즈를 함께 차단하는 것이 좋습니다.
Q3. 오실로스코프와 VNA 중 무엇을 써야 하나요?
신호의 전압 파형 및 타이밍 지터를 관찰할 때는 오실로스코프를, 주파수별 임피던스 불연속점과 S-파라미터를 진단할 때는 VNA를 사용합니다.
Q4. 시뮬레이션으로 OK가 나면 실측은 생략해도 되나요?
생략할 수 없습니다. 시뮬레이션은 유전율 편차, PCB 제조 공차, IC 패키지 내부 리드 프레임의 영향까지 완전하게 반영하지는 못합니다.
Q5. 그라운드 플레인은 넓게만 까면 장땡인가요?
면적보다 면의 연속성이 핵심입니다. GND 중간에 슬롯이나 컷아웃이 있으면 리턴 패스가 우회하여 오히려 방사 노이즈 샘터가 됩니다.
결론 및 핵심 요약
PCB 노이즈 대책의 본질은 결국 임피던스 매칭, PDN 디커플링, 리턴 패스 보장의 세 가지 기본 원칙으로 귀결됩니다. 여기에 계측기를 이용한 계측 진단과 사전 SI 시뮬레이션을 병행한다면 신호 무결성을 보장하는 양산 보드를 완성할 수 있습니다.
① 특성임피던스는 라인 폭 · GND 이격거리 · 라인 간격(3W)으로 결정
② 디커플링 커패시터는 IC 전원 핀에 최대한 밀착 배치
③ GND 레퍼런스 절단 및 층 변경 시 스티칭 비아로 리턴 패스 확보
④ 스코프 + VNA 실측 검증과 SI 시뮬레이션을 연계한 이중 디버깅