아날로그 회로와 디지털 회로의 차이, 수 GHz MIPI·eDP 신호가 결국 아날로그로 돌아가는 이유
디지털 회로의 신호는 0과 1이라고 배웁니다. 그런데 8.1Gbps eDP 신호를 오실로스코프에 올려보면 0과 1은 어디에도 없고, 둥글게 눌린 파형만 화면을 가득 채우고 있습니다.
주변에서 쓰는 전자기기는 거의 전부 디지털입니다. 하지만 센서가 읽는 온도와 빛, 마이크가 듣는 소리, 케이블 위를 달리는 전자기파는 전부 아날로그입니다.
저는 MIPI와 eDP처럼 수 GHz로 달리는 디지털 규격을 다루면서, 디지털 설계의 성패가 결국 아날로그 물리 법칙으로 갈린다는 걸 계속 확인해왔습니다. 두 회로의 차이를 원리부터 현장 사례까지 한 번에 정리했습니다.
아날로그와 디지털, 정보를 담는 방식이 다르다
아날로그 회로(Analog Circuit)는 전압이나 전류의 크기 자체가 정보인 회로입니다. 마이크가 만든 0.5mV와 0.7mV는 서로 다른 소리이고, 그 값이 조금이라도 변하면 정보가 바로 변합니다. 증폭기, 센서 프런트엔드, 전원 레귤레이터가 대표적입니다.
디지털 회로(Digital Circuit)는 전압을 문턱값을 기준으로 두 구역, 즉 0과 1로만 해석하는 회로입니다. 1.0V든 1.2V든 문턱을 넘었다면 똑같이 1입니다. 그래서 값이 조금 흔들려도 정보가 유지됩니다.
이 차이가 설계 철학 전체를 가릅니다. 아날로그는 값 자체를 얼마나 정확하게 지키느냐가 관건이고, 디지털은 경계선을 넘지 않는 한 마음 놓고 흔들려도 된다는 약속 위에 서 있습니다.
| 구분 | 아날로그 회로 | 디지털 회로 |
| 정보 표현 | 연속적인 값(크기 자체) | 이산적인 값(문턱 기준 0/1) |
| 노이즈의 영향 | 값에 그대로 더해져 정보를 훼손, 단계마다 누적 | 마진 안에서는 무시, 마진을 넘으면 비트 오류 |
| 정밀도 지표 | SNR(dB), 오프셋, 드리프트, 선형성 | 비트 수, 비트오류율(BER), 지터 |
| 설계의 핵심 질문 | 이득, 대역폭, 잡음, 선형성 | 타이밍(setup/hold), 전파지연, 논리 |
| 대표 소자 | OP-AMP, 센서, 레귤레이터 | MCU, FPGA, 메모리, 로직 IC |
아날로그는 전압의 크기 자체가 정보라 노이즈가 곧 오류이고, 디지털은 문턱값 기준의 0과 1이라 마진 안의 흔들림은 무시됩니다. 설계가 신경 쓰는 지표부터 다릅니다.
디지털이 노이즈에 강한 이유, 노이즈 마진과 재생
디지털의 강점은 노이즈 마진(Noise Margin)에서 나옵니다. 노이즈 마진이란 쉽게 말해, 송신 쪽이 내보내는 전압과 수신 쪽이 요구하는 전압 사이에 비어 있는 여유 구간입니다.
TI의 레벨 변환 자료에 따르면 3.3V LVTTL 로직은 High 출력(VOH)이 2.4V, 수신 High 인식 문턱(VIH)이 2.0V이고, Low 출력(VOL)이 0.4V, 수신 Low 인식 문턱(VIL)이 0.8V입니다(출처: Texas Instruments, Selecting the Right Level-Translation Solution). 그러면 High 쪽 마진은 2.4-2.0=0.4V, Low 쪽 마진은 0.8-0.4=0.4V입니다. 이 0.4V 안에서 전압이 흔들리는 노이즈는 수신 쪽에서 아예 존재하지 않는 것처럼 취급됩니다.
더 중요한 건 재생(Regeneration)입니다. 게이트 하나를 통과할 때마다 신호는 문턱을 기준으로 다시 깔끔한 0 또는 1로 만들어집니다. 쉽게 말해 디지털 회로는 단계마다 신호를 새 것으로 갈아 끼웁니다. 반면 아날로그 증폭기를 여러 단 이어 붙이면, 각 단이 만든 잡음이 신호와 함께 계속 증폭되며 누적됩니다. 디지털이 복잡한 시스템을 만들 수 있었던 이유는 이 갈아 끼우는 성질 덕분입니다.
정리하면 — 디지털은 노이즈 마진 안의 흔들림을 무시하고, 게이트를 지날 때마다 신호를 깨끗하게 재생합니다. 그래서 단계가 늘어도 노이즈가 쌓이지 않습니다. 단, 이 약속은 마진 안에서만 유효합니다.
현실은 아날로그, 둘을 잇는 ADC와 DAC의 비용
세상의 물리량은 연속적이라 결국 아날로그입니다. 이걸 디지털이 다루려면 ADC(아날로그-디지털 변환기)를 거쳐야 하고, 이 과정에서 두 가지를 잃습니다. 시간 쪽은 샘플링 간격 사이의 정보이고, 전압 쪽은 양자화 단계 사이의 정보입니다.
N비트 ADC의 한 단계(1LSB)는 전체 입력 범위를 2의 N제곱으로 나눈 크기입니다. 예를 들어 12비트 ADC가 ±4.096V(범위 8.192V)를 읽으면 1LSB는 8.192V÷4096=2mV입니다. 이보다 작은 변화는 디지털 값에 흔적조차 남지 않습니다.
이상적인 N비트 ADC의 이론적 SNR은 SNR=6.02N+1.76dB입니다(출처: Analog Devices, MT-229 Quantization Noise: An Expanded Derivation of the Equation SNR=6.02N+1.76dB). 12비트라면 6.02×12+1.76≈74dB이고, 비트가 하나 늘 때마다 6dB씩 좋아집니다. 중요한 건 이 74dB가 "완벽한 ADC" 기준이라는 점입니다. 입력 쪽 아날로그 회로가 74dB보다 지저분하면 12비트라는 숫자는 의미가 없어지고, 실제로는 그보다 적은 유효 비트(ENOB)만 쓰는 셈이 됩니다. 디지털의 정밀도는 결국 그 앞단 아날로그 회로의 품질이 정합니다.
ADC는 시간과 전압 두 방향으로 정보를 잘라냅니다. 이상적 SNR은 6.02N+1.76dB지만, 앞단 아날로그 노이즈가 더 크면 비트 수는 허상이 되므로 디지털 정밀도는 아날로그 품질이 결정합니다.
디지털이 아날로그가 되는 순간, 에지 속도와 대역폭
디지털 신호가 아날로그처럼 행동하기 시작하는 기준은 클럭 주파수가 아니라 상승시간(Rise Time)입니다. 상승시간이란 신호가 10%에서 90%까지 올라가는 데 걸리는 시간이며, 이 시간이 짧을수록 신호 안에 높은 주파수 성분이 많이 들어 있습니다.
신호 대역폭은 BW≈0.35÷tr로 근사하고, 신호 에너지가 몰려 있는 한계점인 니(knee) 주파수는 계수를 0.5로 쓰는 가이드도 많습니다(출처: Interference Technology, knee frequency and critical length). 상승시간이 100ps라면 대역폭은 약 3.5GHz, 니 주파수는 약 5GHz입니다. 비트율이 아니라 에지가 얼마나 날카로운지가 회로를 아날로그의 세계로 끌고 갑니다.
그러면 배선이 얼마나 길어졌을 때부터 신경 써야 할까요? ADI의 PCB 설계 튜토리얼은 한 방향 전파지연이 신호 상승시간의 절반 이상이면 선로를 특성 임피던스로 종단하라고 하고, 더 보수적인 기준으로는 상승시간 1ns당 배선 2인치를 한계로 잡으라고 소개합니다(출처: Analog Devices, MT-094 Microstrip and Stripline Design). FR-4 위 전파지연은 인치당 대략 136~165ps 수준입니다.
상승시간 100ps를 대입하면 보수적인 기준으로는 0.2인치(약 5mm), 절반 규칙으로는 약 8~9mm가 한계선입니다. 1cm도 안 되는 배선부터 이미 전송선으로 다뤄야 한다는 뜻입니다. 참고로 1993년에 나온 고속 디지털 설계의 고전 High-Speed Digital Design: A Handbook of Black Magic이 다룬 영역이 10MHz 이상이었는데, 지금 eDP HBR3 한 레인의 기본 주파수(8.1Gbps의 절반)는 4.05GHz로 그 약 400배입니다.
| 인터페이스 속도(레인당) | 비트 시간(UI) | 기본 주파수(비트율÷2) |
| eDP 1.62Gbps(RBR) | 약 617ps | 0.81GHz |
| MIPI D-PHY 2.5Gbps | 400ps | 1.25GHz |
| eDP 5.4Gbps(HBR2) | 약 185ps | 2.7GHz |
| eDP 8.1Gbps(HBR3) | 약 123ps | 4.05GHz |
전송선과 임피던스 매칭, 반사가 만드는 오류
배선이 전송선이 되면 신호는 전선 위를 전자기파로 달립니다. 이때 선로가 보이는 저항 같은 값이 특성 임피던스(Z0)이고, 선로의 단위 길이당 인덕턴스 L과 커패시턴스 C로 Z0=√(L÷C)가 됩니다. FR-4 위의 50Ω 선로는 단위 인치당 약 8.3nH, 3.3pF으로 알려져 있는데(출처: NextPCB, Signal Integrity Design Experience 100), 실제로 √(8.3nH÷3.3pF)를 계산하면 약 50Ω이 나옵니다.
문제는 임피던스가 바뀌는 지점입니다. 선로가 만나는 부하나 다른 구간의 임피던스가 ZL이면 반사 계수는 Γ=(ZL-Z0)÷(ZL+Z0)입니다. 신호의 일부가 입사 신호와 반대 방향으로 되돌아온다는 뜻입니다.
| 차동 Z0=100Ω 기준 접속 임피던스(ZL) | 반사 계수 Γ | 의미 |
| 100Ω(정합) | 0% | 반사 없음 |
| 90Ω | -5.3% | 약한 불연속 |
| 80Ω | -11.1% | 고속에서는 아이 마진 감소 |
| 120Ω | +9.1% | 반대 극성의 반사 |
| 150Ω | +20.0% | 심각한 불연속 |
| 개방(무한대) / 단락(0Ω) | +100% / -100% | 전반사 |
반사된 신호는 사라지지 않고 수 비트 시간 뒤에 뒤따라오는 신호와 겹칩니다. 이를 ISI(심볼 간 간섭)라 부르고, 오실로스코프에서는 아이 다이어그램의 눈이 닫히는 모습으로 나타납니다. 신호 규격은 분명 디지털인데 수신 단에서 일어나는 일은 순수하게 아날로그 파형의 문제입니다. 문턱을 넘느냐 못 넘느냐는 0과 1의 논리가 아니라, 그 순간 반사가 더해진 파형이 문턱 위에 있느냐로 결정됩니다.
MIPI와 eDP, 한 인터페이스 안에 사는 두 얼굴
MIPI D-PHY는 아날로그와 디지털이 한 인터페이스에서 어떻게 공존하는지 보여주는 좋은 사례입니다. 로데운트슈바르츠(Rohde & Schwarz)의 D-PHY 디버깅 자료에 따르면 D-PHY 데이터 레인은 두 가지 모드를 오갑니다. 고속(HS) 모드는 100Ω 차동 선로 위의 차동 신호이고, 저전력(LP) 모드는 각 선이 독립적으로 구동되는 단일종단 신호입니다(출처: Rohde & Schwarz, MIPI D-PHY debugging and compliance testing).
HS 모드의 차동 진폭은 공칭 200mV(140~270mV)에 불과한 저진폭이고, LP 모드는 1.2V 진폭에 최대 10Mbps로 제어 용도에 쓰입니다. 같은 선 위에서 수백 mV 아래의 GHz 신호와 1.2V의 저속 신호가 번갈아 흐르는 셈입니다. 한국어로 정리된 MIPI 물리계층 소개 자료도 D-PHY를 스마트폰 카메라와 디스플레이에 가장 흔히 쓰이는 고속·저전력·저비용 방식으로 소개합니다(출처: DigiKey 기술 포럼, MIPI의 인터페이스 및 물리 계층 특성).
같은 자료는 속도가 올라갈수록 PHY가 요구하는 아날로그 보정도 늘어난다고 정리합니다. 80~1500Mbps에서는 별도 보정이 필수가 아니고, 최대 2500Mbps에서는 디스큐(데이터와 클럭의 시간차 보정)가 필수이며, 최대 4500Mbps에서는 이퀄라이제이션(채널 손실 보상)이 필수입니다. eDP도 마찬가지입니다. 레인당 1.62Gbps부터 8.1Gbps까지 여러 속도를 지원하는 수신 PHY IP에는 CTLE와 DFE라는 등화기, 그리고 칩 안에서 눈 모양을 재는 아이 오프닝 모니터까지 들어 있습니다(출처: VeriSilicon, DP/eDP 1.4 RX PHY IP). 디지털 규격의 수신기 안에는 이렇게 아날로그 신호처리가 한가득 들어 있습니다.
| 구분 | D-PHY LP 모드 | D-PHY HS 모드 | eDP 메인링크 |
| 신호 방식 | 단일종단 CMOS, 진폭 1.2V | 차동 저진폭, 공칭 200mV | 차동(레인별 1.62~8.1Gbps) |
| 속도 | 최대 10Mbps | 80Mbps~4.5Gbps(속도별 보정 요구) | 8단계 고정 속도 |
| 아날로그 지배도 | 낮음(디지털 CMOS에 가까움) | 높음(임피던스, 디스큐, 등화) | 매우 높음(CTLE, DFE, 아이 모니터) |
MIPI D-PHY는 1.2V 저속 모드와 200mV 고속 모드가 공존하고, 속도가 오를수록 디스큐와 등화 같은 아날로그 보정이 의무가 됩니다. eDP 수신기에도 CTLE·DFE·아이 모니터가 들어 있습니다.
AUX는 되는데 메인링크가 흔들리던 eDP 시제품
현장에서 겪은 사례로 이 이야기를 마무리하겠습니다. eDP 패널을 붙인 시제품 보드였는데, 전원을 넣으면 EDID를 읽는 AUX 통신은 멀쩡했고 패널도 정상 인식됐습니다. 낮은 링크 속도에서는 링크 트레이닝도 통과했습니다.
그런데 해상도를 올려 링크 속도를 높이자 화면이 깜빡였고, 로그에는 링크 트레이닝이 반복 실패하며 더 낮은 속도로 되돌아가는 기록이 이어졌습니다. 소스가 훈련에 실패하면 낮은 속도로 다시 시도하는 동작이었습니다.
저는 며칠 동안 디지털 쪽만 의심했습니다. 핀맵, 쌍 내 길이 매칭, 도통 검사, 펌웨어 설정까지 전부 정상이었습니다. 결국 기판을 TDR(시간영역 반사계)로 찍어서 차동 임피던스를 처음부터 끝까지 훑어보고서야 단서를 찾았습니다.
AC 커플링 커패시터 패드와 커넥터 패드 구간에서 임피던스가 목표 100Ω에서 80Ω 안팎으로 푹 꺼져 있었습니다. 패드가 선폭보다 훨씬 넓어서 그 아래 기생 커패시턴스가 늘었고, 앞서 본 Z0=√(L÷C)에서 C가 커지니 Z0가 내려간 것입니다. 반사 계수로 계산하면 (80-100)÷(80+100)≈-11%였습니다.
1.62Gbps에서는 비트 시간이 617ps로 길어서 이 불연속이 묻혔지만, 5.4Gbps(185ps)나 8.1Gbps(123ps)로 올라가면 반사가 다음 비트에 겹치며 아이가 닫혔습니다. 패드 아래 기준 평면을 도려내 임피던스를 올리고, 패드 크기와 비아 스텁을 줄인 개정판에서 링크가 높은 속도로 안정적으로 올라왔습니다. 그날 이후 저는 디지털 기능 시험을 통과했다는 사실이 아날로그 마진을 통과했다는 뜻은 아니라고 생각합니다.
낮은 속도에서 통과한 디지털 기능 시험은 임피던스 불연속을 가려줍니다. 비트 시간이 짧아지는 고속에서만 드러나는 문제는 TDR과 아이 다이어그램 같은 아날로그 측정으로 찾아야 합니다.
디지털 설계자가 아날로그 눈으로 점검할 6가지
1. 클럭이 아니라 상승시간으로 대역폭을 계산하고, 그 값으로 배선이 전송선인지 판단하기
2. 선로 구간마다 임피던스 연속성 확인하기, 특히 커넥터, AC 커플링 커패시터 패드, 비아, 스터브 구간
3. 신호가 돌아오는 리턴 경로가 끊기지 않도록 기준 평면 확인하기
4. 전원 라인의 노이즈 점검하기, 전압 노이즈는 슬루율에 의해 그대로 지터로 변환됨
5. 측정할 때는 프로브와 스코프 대역폭이 신호 대역폭보다 충분히 넓은지 먼저 확인하기
6. 기능 시험(저속)과 마진 시험(고속, TDR, 아이 다이어그램)을 분리해서 둘 다 통과시키기
참고 링크
디지털 설계자들이 아날로그를 공부해야 한다는 사실을 책 한 권으로 정리한 사람이 있습니다. 하워드 존슨과 마틴 그레이엄이 1993년 프렌티스 홀에서 낸 High-Speed Digital Design: A Handbook of Black Magic입니다.
디지털 회로와 아날로그 회로 이론 사이의 영역을 다룬 이 책은 반사, 크로스토크, 노이즈 문제가 10MHz를 넘는 고속 디지털 기기에서 나타난다고 설명하며, 저속만 다루는 디지털 설계자에게는 이 지식이 필요 없지만 고속 설계자가 제품을 동작시키려면 아날로그 원리를 알고 써야 한다고 소개됩니다(출처: SIGCON, High-Speed Digital Design 소개). 제목에 '흑마술'이 붙은 건, 디지털 설계자가 보기에 이 현상들이 설명할 수 없는 마법처럼 느껴졌기 때문일 겁니다. 30년이 지난 지금, 디지털 규격을 8.1Gbps로 돌리는 우리에게 그 마법은 사라진 게 아니라 일상의 설계 항목이 됐습니다.
· 기사 링크: DigiKey 기술 포럼, MIPI의 인터페이스 및 물리 계층 특성
· 뉴스 링크: 인터페이스 IC 시장 전망(아날로그·디지털·혼합 신호 인터페이스 IC)
· 학회·단체 링크: MIPI Alliance / VESA(DisplayPort·eDP 표준)
· 논문 링크: 차세대 모바일 단말 플랫폼을 위한 MIPI CSI-2 & D-PHY 카메라 컨트롤러 구현
자주 묻는 질문 Q&A
Q1. 디지털 회로도 결국 아날로그 회로 아닌가요?
물리적으로는 맞습니다. 디지털 게이트도 트랜지스터로 만들어지고, 그 트랜지스터가 포화와 차단 두 극단만 오가도록 설계됐을 뿐입니다. 논리라는 추상화가 성립하는 건 신호가 노이즈 마진 안에 머물 때까지이고, 에지가 빨라질수록 그 추상화는 쉽게 깨집니다.
Q2. 임피던스 매칭은 몇 MHz부터 필요한가요?
주파수가 아니라 상승시간과 배선 길이의 관계로 판단합니다. ADI의 기준처럼 한 방향 전파지연이 상승시간의 절반을 넘거나 상승시간 1ns당 2인치를 넘으면 전송선으로 다룹니다. 같은 클럭이라도 에지가 빠른 소자를 쓰면 훨씬 짧은 배선부터 매칭이 필요합니다.
Q3. 고속 인터페이스는 왜 차동 신호를 쓰나요?
두 선에 똑같이 실리는 공통모드 노이즈를 수신 쪽 차동 입력이 걸러내기 때문입니다. TR 시리즈 10편에서 다룬 CMRR이 바로 그 성능 지표입니다. 또 진폭을 작게 써도 수신 가능하니 전력과 방사 노이즈도 줄어듭니다. D-PHY HS 모드가 200mV급 저진폭으로 동작하는 이유이기도 합니다.
Q4. 전압 노이즈와 지터는 어떤 관계인가요?
전압 노이즈가 문턱을 넘는 시점을 앞뒤로 흔드는 것이 지터입니다. 대략 지터 = 전압 노이즈 ÷ 신호의 슬루율입니다. 예를 들어 200mV가 50ps 만에 올라가는 에지(슬루율 4mV/ps)에 10mV의 노이즈가 얹히면 약 2.5ps의 지터가 생깁니다. 디지털 타이밍 오류의 상당수는 아날로그 전압 노이즈에서 출발합니다.
Q5. 아날로그와 디지털 접지는 꼭 분리해야 하나요?
무조건 분리가 정답은 아닙니다. 접지를 어떻게 나누느냐보다 신호 전류가 돌아가는 길을 먼저 그려보는 것이 중요합니다. 고속 신호의 리턴 전류는 신호선 바로 아래의 기준 평면을 따라 돌아오려는 성질이 있어서, 평면을 가르면 오히려 리턴 경로가 길어지고 불연속이 생길 수 있습니다. 분리할지 말지는 전류의 경로를 보고 판단합니다.
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결론
오늘 내용을 정리하면, 아날로그 회로는 전압의 크기 자체가 정보라 노이즈가 곧 오류이고, 디지털 회로는 문턱 기준의 0과 1이라 노이즈 마진 안에서 흔들림이 무시되며 단계마다 신호가 재생됩니다. 그러나 현실 세계는 ADC와 DAC를 통해서만 디지털에 닿고, 그 정밀도는 앞단 아날로그 품질이 정합니다.
그리고 디지털의 속도가 올라가면 선로는 전송선이 되고, 신호는 반사와 손실과 지터를 겪는 아날로그 파형으로 돌아갑니다. eDP 시제품에서 겪은 것처럼, 디지털 기능 시험을 통과했다는 사실만으로는 아날로그 마진이 확보됐다고 말할 수 없습니다. 두 회로의 차이를 아는 것은 둘 중 하나를 고르기 위해서가 아니라, 하나의 설계 안에서 언제 어느 쪽 눈으로 볼지를 아는 일입니다.
본 글은 필자의 실무 경험과 공개된 기술 자료를 바탕으로 작성한 참고용 정보이며, 특정 부품의 선정이나 회로 설계를 보장하지 않습니다. 실제 설계 적용 시에는 반드시 해당 부품의 최신 데이터시트와 안전 규격을 직접 확인하시기 바랍니다.