반도체 패키징 기술 종류 정리, 와이어 본딩에서 하이브리드 본딩까지
8.1Gbps로 달리는 신호는 PCB에 닿기도 전에 이미 패키지 안의 와이어와 기판 배선을 먼저 지나옵니다.
이 짧은 구간이 가는 금선 한 가닥인지, 작은 솔더 범프인지에 따라 신호가 겪는 임피던스 불연속의 크기가 달라집니다. 회로도에는 그려지지 않지만, 보드 위의 모든 신호는 패키지에서 출발합니다.
반도체 패키징은 단순한 포장이 아니라 칩의 성능과 신뢰성을 가르는 기술이 됐습니다. 오래된 DIP에서 AI 가속기를 떠받치는 2.5D·3D 패키지까지, 종류가 많아 헷갈리는 패키징을 기준을 세워서 정리했습니다.
반도체 패키징이란, 칩에 옷과 길을 만들어주는 일
웨이퍼 위에서 회로를 다 새긴 칩(다이, Die)은 그대로는 쓸 수 없습니다. SK하이닉스 뉴스룸은 Fab 공정을 마친 웨이퍼가 온도 변화, 전기적 충격, 화학적·물리적 외부 손상에 취약한 상태라고 설명하며, 이를 보완하려고 칩을 둘러싸는 일이 패키징이라고 정리합니다(출처: SK하이닉스 뉴스룸, 경박단소(輕薄短小), 반도체 패키지의 방향).
패키지가 해야 하는 일은 크게 네 가지입니다. 칩을 외부 충격과 습기에서 보호하는 일, 칩 속 신호와 전원을 보드와 이어주는 일, 칩이 만든 열을 밖으로 내보내는 일, 그리고 칩을 기계적으로 지지하는 일입니다. 쉽게 말해 패키지는 칩에게 옷(보호)과 길(연결)과 환기구(방열)를 한꺼번에 만들어주는 구조물입니다.
일반적인 후공정 순서는 웨이퍼 뒷면을 갈아내는 백그라인딩, 칩을 낱개로 자르는 다이싱, 칩을 기판이나 리드프레임에 붙이는 다이 본딩, 칩과 기판을 전기적으로 잇는 와이어 본딩 또는 플립칩 본딩, 에폭시로 밀봉하는 몰딩, 그리고 최종 테스트로 이어집니다. 이 흐름 가운데 "어떻게 잇느냐"와 "밖으로 어떤 모양으로 내보내느냐"가 패키지 종류를 가르는 핵심입니다.
패키징은 웨이퍼에서 잘라낸 칩을 보호하고, 신호·전원을 연결하고, 열을 빼내고, 지지하는 후공정입니다. 연결 방식과 외형이 패키지 종류를 가르는 기준입니다.
패키지를 나누는 세 가지 기준, 내형·외형·실장
패키지 이름이 너무 많아서 헷갈리는 이유는 서로 다른 기준의 이름이 한꺼번에 뒤섞여 쓰이기 때문입니다. SK하이닉스 뉴스룸은 패키지 타입을 결정하는 요소를 내부 연결 형태(내형), 외부 연결 형태(외형), 보드에 올리는 실장 방식, 이 세 가지로 구분합니다.
| 기준 | 질문 | 대표 선택지 |
| 내형(Internal) | 칩과 캐리어를 어떻게 잇는가 | 와이어 본딩, 플립칩, TSV, 하이브리드 본딩 |
| 외형(External) | 패키지 밖으로 단자를 어떤 모양으로 내보내는가 | 리드(DIP·SOP·QFP·QFN), 솔더볼(BGA·CSP) |
| 실장(Mounting) | 보드에 어떻게 올리는가 | 삽입 실장(Through-hole), 표면 실장(SMT) |
이 세 가지 기준을 분리해서 보면 헷갈림이 많이 풀립니다. 예를 들어 "플립칩"은 내형(칩 내부 연결)을 가리키는 말이고 "BGA"는 외형(바깥 단자 모양)을 가리키는 말이라서, 둘은 경쟁 관계가 아니라 같이 쓰이는 조합입니다. 실제로 고성능 칩에서 흔히 보이는 FCBGA는 플립칩 내형에 BGA 외형을 합친 이름입니다.
정리하면 — 내형(칩 내부 연결), 외형(단자 모양), 실장(보드 장착) 세 기준은 서로 다른 축입니다. 플립칩은 내형, BGA는 외형이라 FCBGA처럼 조합해서 쓰입니다.
외형으로 보는 진화, DIP에서 CSP까지
외형의 변화는 한 문장으로 요약됩니다. 선(리드)에서 점(볼)으로, 삽입 실장에서 표면 실장으로 갔습니다. SK하이닉스 뉴스룸은 과거에 '와이어-리드프레임-삽입 실장' 방식을 썼다면 이제는 '범프-볼(BGA)-표면 실장' 방식을 주로 쓴다고 정리합니다.
리드프레임 계열 삽입 실장 패키지는 SIP에서 ZIP, DIP, PGA 순으로 발전했지만 보드 위 점유 면적을 줄이는 데 한계가 있어 지금은 일부에만 쓰입니다. 표면 실장 쪽에서는 SOIC·SOJ 같은 SO 계열, 네 변에서 리드를 낸 QFP가 이어졌고, 리드프레임 타입에서 볼 타입으로 넘어가며 BGA가 등장했습니다.
| 패키지 | 실장 | 단자 형태 | 특징 |
| DIP | 삽입 | 양쪽 두 줄의 핀 | 손납땜·소켓이 쉬워 프로토타입에 좋지만 면적이 큼 |
| SOIC·SOP·TSOP | 표면 | 양쪽 리드(휘어진 형태) | 범용 로직·메모리에 널리 사용 |
| QFP | 표면 | 네 변의 리드 | 핀 수가 많은 MCU·ASIC, 리드가 길어 고속에는 불리 |
| QFN | 표면 | 리드 없이 가장자리 패드, 바닥 노출 패드 | 바닥 패드로 방열, 리드가 짧아 인덕턴스가 작음 |
| BGA | 표면 | 바닥 전체에 솔더볼 배열 | 핀 수 대비 면적이 작고 신호 경로가 짧음 |
| CSP·WLCSP | 표면 | 칩 크기에 가까운 솔더볼 | 스마트폰·웨어러블 등 초소형 기기용 |
CSP는 업계 표준(IPC J-STD-012)이 정의를 두고 있습니다. 패키지 면적이 칩 면적의 1.2배를 넘지 않는 단일 칩 표면 실장 패키지이며, 흔히 볼 피치 1mm 이하라는 조건도 함께 쓰입니다(출처: 위키피디아, Chip-scale package). 웨이퍼 상태에서 공정을 다 끝낸 WLCSP는 패키지 크기가 칩 크기와 같고, 볼 피치는 보통 0.3~0.5mm 수준입니다(출처: JLCPCB, Chip Scale Package Explained).
내형의 두 갈래, 와이어 본딩과 플립칩
칩과 캐리어를 잇는 방식은 크게 두 가지입니다. 와이어 본딩(Wire Bonding)은 칩의 회로면을 위로 향하게 놓고 칩 패드와 기판 패드를 가는 금속선(주로 25μm 안팎의 금선)으로 한 가닥씩 잇는 방식입니다. 플립칩(Flip Chip)은 칩을 뒤집어 회로면이 아래를 보게 하고, 패드 위에 만든 작은 범프(솔더나 구리 기둥)를 기판에 직접 붙입니다.
플립칩은 1960년대에 등장한 오래된 기술이지만 지금도 첨단 칩의 중심입니다. 와이어 본더는 한 가닥씩 이어야 해서 입출력(I/O) 수가 늘수록 비현실적이 되지만, 플립칩은 면 전체에 범프를 배열하고 한 번에 리플로우하므로 수천 개도 가능합니다. 반도체 업계 보도에 따르면 시장조사기관 TechSearch는 전체 패키지의 75~80%가 여전히 와이어 본딩 기반이라고 추정하고, 플립칩의 범프 피치는 대체로 300μm에서 50μm 사이라고 전합니다(출처: Semiconductor Engineering, Scaling Bump Pitches In Advanced Packaging).
회로 설계자에게 더 중요한 차이는 전기적 특성입니다. 와이어의 기생 인덕턴스는 길이 1mm당 대략 0.5~1.0nH이고, 와이어 한 가닥이 0.5~1.5nH 수준이라는 자료가 많습니다. 반면 플립칩 범프 하나는 보통 0.1nH 이하입니다(출처: PCBSync, Wire Bonding vs Flip Chip: IC Interconnect Comparison). 이게 신호에 어느 정도 영향을 줄까요? 8.1Gbps eDP 레인의 기본 주파수 4.05GHz에서 1nH의 리액턴스는 2π×4.05GHz×1nH≈25Ω, 0.1nH 범프는 약 2.5Ω입니다. 100Ω 차동 선로 가운데 한 줄에 직렬로 25Ω가 끼어드는 것과 2.5Ω가 끼어드는 것은 전혀 다른 이야기입니다. 고성능 프로세서, GPU, 고속 네트워크 IC가 플립칩을 쓰는 이유 중 하나입니다.
| 구분 | 와이어 본딩 | 플립칩 |
| 연결 구조 | 칩 위쪽에서 금선으로 한 가닥씩 | 칩을 뒤집어 범프로 면 전체 접합 |
| 기생 인덕턴스 | 약 0.5~1.5nH(와이어당) | 약 0.1nH 이하(범프당) |
| I/O 확장성 | 수백 개 이하가 현실적 | 면 배열이라 수천 개 이상 가능 |
| 비용·공정 | 저렴하고 성숙, 리워크 쉬움 | 기판·언더필 비용이 높고 리워크 어려움 |
| 주요 용도 | 범용 MCU, 로직, 적층 메모리, 저가 제품 | 프로세서, GPU, AI 가속기, 고속 인터페이스 IC |
와이어 본딩은 싸고 성숙해서 아직도 패키지 대부분을 차지하고, 플립칩은 범프로 면 전체를 이어 I/O 수와 전기적 특성에서 앞섭니다. 4GHz대 신호에서는 와이어 1nH도 25Ω급 리액턴스가 됩니다.
기판을 없앤 패키지, 팬인과 팬아웃 웨이퍼 레벨 패키징
SK하이닉스 뉴스룸은 패키지를 웨이퍼 단위로 공정하는 웨이퍼 레벨 패키지와, 칩 단위로 잘라서 진행하는 컨벤셔널 패키지로 나눕니다. 웨이퍼 레벨 패키징(WLP)은 다이싱 전에 웨이퍼 상태에서 재배선(RDL)과 솔더볼 형성까지 끝내버리는 방식이라 별도의 패키지 기판이 필요 없고 크기가 칩 크기에 가깝습니다.
여기서 솔더볼을 어디에 놓느냐가 팬인과 팬아웃을 가릅니다. 팬인(WLCSP)은 볼을 칩 면적 안쪽에만 배치합니다. 볼 사이에는 최소 간격이 필요하니 볼 수가 늘면 칩이 커져야 하는 한계가 생깁니다. 팬아웃(FOWLP)은 칩 바깥쪽 몰딩 영역까지 RDL을 뻗어 볼을 칩 면적보다 넓게 배치하므로 핀 수가 많은 칩도 기판 없이 담을 수 있습니다.
TechInsights 자료에 따르면 저밀도 팬아웃은 10년 넘게 PMIC, 오디오 코덱, RF 소자처럼 핀 수가 적거나 중간인 제품에 쓰였고, TSMC가 고밀도 웨이퍼 기반 팬아웃인 InFO를 내놓으면서 핀 수가 많은 애플리케이션 프로세서(AP)로 적용 범위가 넓어졌습니다. 첫 사례는 2016년 말 출시된 아이폰 7의 A10 프로세서였습니다(출처: TechInsights, 팬아웃 패키징 기술 웨비나). 삼성은 패널 단위로 공정하는 FOPLP를 갤럭시 워치의 AP와 PMIC 동시 패키징에 처음 적용했습니다.
쌓고 이어 붙이는 기술, 2.5D·3D와 HBM
미세화가 한계에 가까워지면서 성능을 올리는 길은 칩 내부에서 패키지 쪽으로 옮겨갔습니다. 칩을 가깝게 붙이거나 쌓아서 칩 사이의 거리를 줄이는 방식인데, 크게 2.5D와 3D로 나뉩니다.
2.5D 패키징은 실리콘 인터포저라는 얇은 실리콘 판 위에 칩 여러 개를 나란히 올리고, 인터포저의 미세한 배선과 TSV로 서로 연결하는 방식입니다. 3D 패키징은 칩을 수직으로 쌓고 TSV(Through-Silicon Via, 실리콘 관통 전극)로 위아래 칩을 직접 잇습니다. SK하이닉스 뉴스룸은 TSV를 D램 칩에 수천 개의 미세 구멍을 뚫어 상하층 칩의 구멍을 수직 관통하는 전극으로 연결하는 기술이라고 설명합니다(출처: SK하이닉스 뉴스룸, 어드밴스드 패키징을 견인하는 인터커넥션 기술). 칩을 와이어로 계단식으로 적층하면 면적이 약 2배로 커지는 반면, TSV 같은 관통형은 아파트처럼 일직선으로 쌓이므로 약 1.2배에 그칩니다.
이 두 기술을 모두 쓰는 대표 제품이 HBM(고대역폭 메모리)입니다. HBM은 DRAM 칩 여러 장을 TSV로 쌓은(3D) 스택 하나가 1024비트 폭의 인터페이스를 가지는데, HBM3는 핀당 6.4Gbps이니 6.4×1024÷8≈819GB/s가 스택 하나의 대역폭입니다(출처: Wevolver, What is HBM). 일반 PCB 위에서 1024비트짜리 버스를 배선하는 것은 현실적이지 않기 때문에 프로세서와 HBM을 실리콘 인터포저 위에 나란히 올리는 2.5D 구조를 씁니다(출처: Wevolver, High Bandwidth Memory).
| 구분 | 배치 | 핵심 연결 기술 | 접합 피치(대략) |
| 2D(기존) | 칩 1개를 기판 위에 | 와이어 본딩 / 플립칩 범프 | 플립칩 범프 약 50~300μm, 구리 필러 40~100μm |
| 2.5D | 인터포저 위에 칩 나란히 | 마이크로범프 + 인터포저 TSV | 마이크로범프 약 25~55μm |
| 3D | 칩을 수직으로 적층 | TSV + 마이크로범프 또는 하이브리드 본딩 | HBM 마이크로범프 약 30~40μm, 하이브리드 본딩 10μm 미만 |
접합 피치의 흐름도 눈여겨볼 만합니다. 반도체 업계 자료에 따르면 구리 필러 범프는 40~100μm, 2.5D 마이크로범프는 25~55μm이고, 솔더 없이 구리와 구리를 직접 붙이는 하이브리드 본딩은 10μm 미만으로 내려갑니다(출처: SemiconductorX, Advanced Interconnects). 여기에 칩렛(Chiplet) 개념이 합류합니다. 칩렛은 거대한 칩 하나를 만드는 대신 기능별로 작은 칩 여러 개를 따로 만들어 패키지에서 조립하는 방식입니다. 수율과 비용을 잡으면서 이종 공정의 칩을 섞을 수 있어 첨단 패키징의 큰 흐름이 되고 있습니다.
2.5D는 인터포저 위에 칩을 나란히, 3D는 TSV로 수직 적층하며, HBM은 둘을 함께 씁니다. 접합 피치가 범프 수십 μm에서 하이브리드 본딩 10μm 미만으로 줄어드는 것이 첨단 패키징의 핵심 방향입니다.
용도별로 어떤 패키지를 쓰는가, 선택 가이드
| 용도 | 일반적인 패키지 | 이유 |
| 범용 MCU·로직·저가 제품 | SOP·QFP·QFN + 와이어 본딩 | 저비용, 성숙한 공정, 납땜·검사 쉬움 |
| 전원 IC·DC-DC | 노출 패드형 QFN, 파워 패키지 | 열을 PCB로 직접 빼는 경로 확보 |
| 초소형 센서·PMIC·웨어러블 | WLCSP | 칩 크기 그대로, 가장 작은 실장 면적 |
| 고속 SerDes·프로세서 | FCBGA | 낮은 인덕턴스와 많은 I/O |
| 스마트폰 AP | 팬아웃(InFO 등)·PoP | 얇은 두께와 높은 핀 수 |
| AI 가속기·HBM | 2.5D + 3D 적층 | 메모리와의 초광대역 연결 |
QFN 노출 패드 아래 열비아를 빼먹었던 DC-DC 보드
패키지의 전기적·열적 특성은 데이터시트 숫자만으로 끝나지 않는다는 걸 몸으로 배운 사례가 있습니다. 제어 보드에 5V·2A 출력의 스위칭 레귤레이터를 넣으면서, 바닥에 노출 패드가 있는 QFN 패키지를 골랐습니다. 효율이 90%라면 손실은 5V×2A×(1÷0.9-1)≈1.1W입니다.
데이터시트의 θJA(접합부-주변 열저항)가 40℃/W였으니, 1.1W×40℃/W≈44℃ 상승이라고 계산하고 설계를 마쳤습니다. 주변 온도 60℃에서 접합 온도가 약 104℃라는 계산이라 여유 있게 봤습니다.
그런데 시험 중에 레귤레이터가 예상보다 훨씬 뜨거웠습니다. 열화상으로 보니 칩 표면이 계산값보다 확실히 높았습니다. 원인을 찾다가 데이터시트의 θJA가 JEDEC 표준 시험 보드(구리 면적과 열비아가 정해진 보드)에서 측정한 값이라는 점을 뒤늦게 다시 짚었습니다. 제 보드는 노출 패드 아래에 열비아가 없었고, 구리 면적도 훨씬 작았습니다.
실제 보드의 열저항이 70℃/W 수준이라고 가정하면 1.1W×70℃/W≈77℃ 상승이라 접합 온도가 약 137℃까지 올라갑니다. 계산했던 104℃와는 30℃ 넘는 차이입니다. 패키지가 바닥 노출 패드로 열을 빼낼 수 있게 만들어져 있어도, 그 열이 PCB로 내려가는 길(열비아와 구리 면적)을 보드 설계자가 열어주지 않으면 소용이 없었던 겁니다. 노출 패드 아래에 열비아 어레이를 넣고 구리 면적을 넓힌 개정판에서 온도가 눈에 띄게 내려갔습니다. TR 시리즈 9편에서 접합부에서 케이스, 방열판, 공기로 이어지는 열저항을 직렬로 더했던 것과 같은 이야기입니다. 패키지는 그 사슬의 첫 고리일 뿐이고, 나머지 고리는 우리가 만드는 보드입니다.
데이터시트의 θJA는 JEDEC 표준 보드 기준 값입니다. 노출 패드형 패키지는 열비아와 구리 면적으로 열이 PCB로 내려가는 길을 만들어줘야 데이터시트 수준의 방열이 나옵니다.
패키지를 고를 때 확인할 6가지
1. 필요한 I/O 수와 보드 위 허용 면적을 먼저 정하고, 그에 맞는 외형(리드형인지 볼형인지) 고르기
2. 신호 속도를 확인해 고속 신호가 있다면 패키지의 기생 인덕턴스·커패시턴스(IBIS 모델이나 S파라미터 자료)를 반드시 검토하기
3. 소비 전력을 계산해 방열 경로 확인하기, 노출 패드가 있다면 열비아와 구리 면적까지 보드 설계에 반영하기
4. 조립 공정 확인하기, 볼 피치가 0.5mm 이하라면 PCB 제조사와 SMT 라인의 한계를 먼저 점검하기
5. 수리·리워크 가능성 따져보기, 플립칩과 언더필 구조는 사실상 재작업이 어려움
6. 공급 안정성과 대체 가능성 확인하기, 같은 칩이라도 패키지 옵션이 단종될 수 있음
참고 링크
반도체 패키징에는 의외로 반전이 하나 있습니다. 가장 최신 기술처럼 들리는 플립칩이 사실은 1960년대에 등장한 오래된 기술이라는 점입니다.
반면 가장 구식처럼 보이는 와이어 본딩은 지금도 전체 패키지의 75~80%를 차지합니다. 새 기술이 나와도 옛 기술이 사라지지 않고 용도별로 자리를 나눠 갖는 게 패키징의 오랜 특징입니다. 시장 규모 추정도 이 분야의 경계가 모호하다는 걸 보여줍니다. 첨단 패키징 시장 전망은 리서치사마다 2026년 기준 약 367억~488억 달러로 크게 다르지만, 연평균 6~10%대 성장이라는 큰 방향은 대체로 일치합니다. 숫자의 정확한 크기보다 어디에서 어디로 이동하는지를 보는 게 더 쓸모가 있습니다.
· 기사 링크: SK하이닉스 뉴스룸, 경박단소(輕薄短小), 반도체 패키지의 방향
· 뉴스 링크: 반도체 첨단 패키징 시장 세계 예측(2026-2032년)
· 학회 링크: 한국마이크로전자및패키징학회, 마이크로전자 및 패키징학회지
· 논문 링크: 마이크로전자 및 패키징학회지, TSV(Through Silicon Via) 기술 동향
자주 묻는 질문 Q&A
Q1. 플립칩과 BGA는 같은 말인가요?
다른 기준의 말입니다. 플립칩은 칩과 기판을 어떻게 잇느냐를 가리키는 내부 연결 방식이고, BGA는 패키지 바깥에 솔더볼을 어떻게 배열했느냐를 가리키는 외형입니다. 둘을 합친 FCBGA가 고성능 칩에서 흔히 쓰입니다.
Q2. 와이어 본딩은 앞으로 사라지나요?
당분간은 아닙니다. 전체 패키지의 75~80%를 차지할 만큼 저렴하고 성숙한 기술이고, 범용 MCU나 로직처럼 고속·고I/O가 필요 없는 제품에서는 비용 면에서 플립칩을 이기기 어렵습니다. 적층 메모리처럼 와이어 본딩이 계속 쓰이는 영역도 있습니다.
Q3. 팬아웃 WLP는 장점만 있나요?
기판이 없어 얇고 전기적 특성이 좋은 대신, 칩을 몰딩해 재구성한 웨이퍼로 공정하다 보니 휨(warpage)과 칩 위치 틀어짐(die shift) 같은 공정 난제가 따라옵니다. 그래서 핀 수와 요구 성능에 따라 FOWLP·FOPLP·기존 기판형을 비교해서 선택합니다.
Q4. 2.5D와 3D는 어떻게 다른가요?
2.5D는 칩들을 인터포저 위에 나란히 올려 옆으로 연결하고, 3D는 칩을 수직으로 쌓아 TSV로 위아래를 연결합니다. HBM은 DRAM 스택 자체는 3D이고, 그 스택을 프로세서와 인터포저 위에 나란히 놓는 부분은 2.5D입니다.
Q5. 회로 설계자가 패키지 기생 성분을 확인하는 방법은요?
제조사가 제공하는 IBIS 모델에는 일반적으로 패키지의 기생 저항·인덕턴스·커패시턴스가 포함되어 있습니다. 고속 신호라면 S파라미터나 패키지 모델이 제공되는지부터 확인하고, 시뮬레이션에 패키지 구간을 반드시 넣어서 보드 위 채널과 합쳐 판단합니다.
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결론
오늘 내용을 정리하면, 반도체 패키징은 칩을 보호하고 연결하고 열을 빼내는 일이며, 내형(와이어 본딩, 플립칩, TSV, 하이브리드 본딩), 외형(리드형, 볼형, 칩 크기형), 실장(삽입, 표면)이라는 서로 다른 세 기준으로 나눠 봐야 이름이 정리됩니다. 선에서 점으로, 한 장에서 여러 장의 적층으로 향하는 흐름 속에서도 와이어 본딩은 여전히 대다수를 차지합니다.
저는 이 흐름을 늘 신호와 열의 눈으로 봅니다. 와이어 1nH가 4GHz대에서 25Ω급 리액턴스가 된다는 점, 노출 패드가 아무리 좋아도 열이 내려갈 보드 쪽 길을 열어줘야 한다는 점이 그렇습니다. 패키지는 칩과 보드 사이의 경계가 아니라 둘을 잇는 설계의 일부이고, 그 일부를 고르는 일이 곧 회로 설계라는 게 오늘 내용의 결론입니다.
본 글은 필자의 실무 경험과 공개된 기술 자료를 바탕으로 작성한 참고용 정보이며, 특정 부품의 선정이나 회로 설계를 보장하지 않습니다. 실제 설계 적용 시에는 반드시 해당 부품의 최신 데이터시트와 안전 규격을 직접 확인하시기 바랍니다.